1、下面的代码综合后，存在几个触发器？（B）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(posedge clk)beginreg1 = in1;reg2 = reg1;reg3 = reg2;out1 = reg3;endendmodule
A: 4
B: 3
C: 0
D: 1
A: 4
B: 3
C: 0
D: 1
举一反三
- 判断以下Verilog代码片段，在modelsim软件里仿真时，out输出是否有正常的波形？module unit(……);reg clk;reg [3:0] out ;always @(posedge clk)beginout <= out + 1;endendmodule A: 是 B: 否
- always @（posedge clk）beginreg1 = in1;reg2 = reg1;end已知当前in1=1’b1,reg1=1’b0,reg2=1’b1,经过1个时钟上升沿后，reg1和reg2的值分别为（） A: reg1=1’b0, reg2=1’b0 B: reg1=1’b0, reg2=1’b1 C: reg1=1’b1, reg2=1’b0 D: reg1=1’b1, reg2=1’b1
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入： A: reg B: CLK C: Q1 D: [3:0]
- 下列程序中的空格应为：。module CNT4 (CLK,Q);output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <;= Q+1 ;endmodule A: [3:1] B: CLK C: output D: Q